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Volumn 2, Issue , 1998, Pages 470-473

Self-calibrating clock distribution with scheduled skews

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ELECTRIC NETWORK ANALYSIS; INTEGRATED CIRCUIT LAYOUT; MICROPROCESSOR CHIPS; PHASE LOCKED LOOPS;

EID: 0031632292     PISSN: 02714310     EISSN: None     Source Type: Conference Proceeding    
DOI: None     Document Type: Conference Paper
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* 이 정보는 Elsevier사의 SCOPUS DB에서 KISTI가 분석하여 추출한 것입니다.