A Nine-Valued Circuit Model for Test Generation

IEEE Transactions on Computers

Volumn C-25, Issue 6, 1976, Pages 630-636

  Muth, Peter ^a  

^a UNIVERSITY OF KARLSRUHE   (Germany)

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Circuit testing; D algorithm; diagnosis; manyvalued model; sequential circuit; single and multiple faults; test generation

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LOGIC CIRCUITS;

EID: 0016961573     PISSN: 00189340     EISSN: None     Source Type: Journal    
DOI: 10.1109/TC.1976.1674663     Document Type: Article

References (7)

1. R. Putzolu and J. P. Roth, “A heuristic algorithm for the testing of asynchronous circuits,” IEEE Trans. Comput., June 1971.
2. P. Muth, “Erstellen von Fehlererkennungs-Experimenten für Schaltnetze und Schaltwerke unter Verwendung eines neun-wertigen Schaltungsmodells,” Nachrichtentechn. Fachberichte, Band 49, VDE-Verlag, Berlin, 1974.
3. E. B. Eichelberger, “Hazard detection in combinational and sequential switching circuits,” IBM J. Res. Develop., vol. 9, pp. 90–99, Mar. 1965.
4. G. Fantauzzi, “An algebraic model for the analysis of logical circuits,” IEEE Trans. Comput., June 1974.
5. P. Muth, “Ein Verfahren zur Erkennung statischer und dynamischer Hasards in Schaltnetzen,” Elektron. Rechenanlagen, Heft 5, 1974.
6. M. Hennken, “Bestimmung von Testbelegungen und Testfolgen für Schaltnetze und Schaltwerke-Erstellen eines Programms,” Diplomarbeit am Institut für Nachrichtenverarbeitung der Univ ersitat Karlsruhe, ID-297, 1973.
7. H. Delong, “Bestimmen von Teiltestfolgen für Schaltwerke unter Verwendung eines neunwertigen Schaltungsmodells-Erstellen eines Programms,” Diplomarbeit am Institut für Nachrichtenverarbeitung der Universität Karlsruhe, ID-318, 1975.